공지사항

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High-Speed Interface On-Line Workshop_11/24(수)

작성자
theise theise
작성일
2021-10-18 15:04
조회
8633

High-Speed Interface On-Line Workshop

[초대의 글]

반도체공학회(ISE)와 인공지능반도체포럼(AISF)에서는 아래와 같이 High-Speed Interface On-Line Workshop을 개최합니다. 고속 인터페이스 회로는 메모리 반도체 및 시스템 반도체 간 디지털 데이터를 고속 송수신에 사용되어, 디스플레이, 메모리, 가속기, 데이터 센터 통신용 반도체들 간 I/O bottleneck을 해소하는 필수적인 구성 요소입니다. 따라서 삼성전자, SK하이닉스, 인텔, 퀄컴, NVIDIA, Xilinx 등의 반도체 분야 선도 회사들을 중심으로 초고속 인터페이스 연구가 활발히 진행되고 있을 뿐만 아니라, 반도체 분야 회사로 여겨지지 않았던 애플, 구글, 페이스북 등의 회사들, 새로운 아이디어와 신기술로 무장한 국내외 다양한 팹리스(Fabless) 및 스타트업에서도 표준 인터페이스 및 자체 인터페이스 설계 기술을 확보하려는 노력이 꾸준히 이어지고 있습니다. 국내에서는 산업계와 학계에서 활발한 연구 개발이 이루어지고 있고, 정부 주도로 차세대 지능형 반도체 사업의 핵심적인 분야로 초고속 인터페이스 기술의 연구 개발이 수행되고 있습니다.

본 On-Line Workshop은 고속 인터페이스 회로의 주요 구성 요소들인 송신기, 수신기, 클럭 회로들에 대한 기본적인 내용들부터 현재 고속 인터페이스 분야에서 수행되는 주요 연구 분야들 (Equalizers, Low-jitter clocking circuits, High-speed ADCs, Mutli-level signaling, 200+G Transmitters)에 대한 소개까지 포함하여, 입문자부터 전문가에 이르기까지 산학연 모든 구성원 분들에게 도움이 되도록 프로그램을 구성하였습니다. 해당 분야 최고 수준의 연구 성과를 보유하고 계신 분들을 강연자로 초빙하였으며, 코로나 바이러스 방역 상황을 고려하여 온라인으로 진행하나 강연 프로그램 종료 이후 질의 응답을 할 수 있도록 기획하였습니다. 많은 참여를 바랍니다.

워크숍 조직위원장 한재덕

반도체공학회 사업위원회 위원장 유재희

반도체공학회 회장 범진욱

인공지능반도체포럼 의장 박영준 

[행사 개요]

o 행사명: High-Speed Interface On-line Workshop

o 날  짜: 2021년 11월 24일(수)

o 장  소: ON-LINE

o 주  최: (사)반도체공학회, 인공지능반도체포럼

o 조직위원장: 한재덕 교수(한양대)

o 조직위원: 최중호 교수(서울시립대), 박현창 교수(동국대), 차호영 교수(홍익대), 김경기 교수(대구대)

 

[프로그램]

순서

소요 시간 강연 제목

강연자

1 50분 Channel Equalization 정덕균 교수 (서울대학교)
2 50분 Transmitter Design - Overview 문용삼 교수 (서울시립대학교)
3 50분 Receivers for high-speed serial links 최우석 교수 (서울대학교)
4 50분 Ring Oscillator 기반 초저잡음 고주파 신호 생성 회로설계 기법 최재혁 교수 (KAIST)
5 50분 Design techniques for high-speed signaling circuits 한재덕 교수 (한양대학교)
6 50분 Fundamentals of Time-Interleaved ADC Designs for ADC-based Receivers 김진태 교수 (건국대학교)
7 50분 Single-Ended Multi-Level Interface 김철우 교수 (고려대학교)
8 50분 Designing a 224Gb/s SerDes CMOS transmitter: clocking and data-path 김지환 박사 (Intel)
9 50분 Design and automatic generation of high-speed wireline transmitter 최민수 박사 (삼성전자)

* 주최측의 사정으로 프로그램이 일부 변경될 수 있습니다.

[강연 요약]

정덕균 (서울대학교)

Channel Equalization

시스템에서 요구하는 chip 간의 통신 요구량이 급속하게 증가함에 따라 channel 을 구성하는 구리 선의 한계를 극복하고 고속으로 데이터를 전송하는 equalization 기술에 대해 강의한다. Skin effect 와 dielectric loss 에 대해 분석하고, 그 특성을 보완하는 Feed-Forward Equalizer, Continuous-Time Linear Equalizer, Decision Feedback Equalizer 등의 구조와 특성, 설계 방법 등을 다룬다.

문용삼 (서울시립대학교)

Transmitter Design - Overview

Transmitter(TX)의 목표를 만족하기 위해 몇 가지 설계 주안점에 대해 면밀히 살펴볼 필요가 있다. TX의 낮은 지터와 고속 동작 특성을 달성하기 위해 필요한 clock generation와 TX equalization에 대해 설명하고 PAM4 TX을 소개한다.

최우석 (서울대학교)

Receivers for high-speed serial links

일반적으로 송수신 회로는 특정 정보를 전달하는 송신부 (transmitter), 정보를 받아들이는 수신부 (receiver) 회로를 포함하며, 칩 간 고속통신을 위해 필수적으로 사용되는 중요회로이다. 고속의 데이터를 안정적으로 통신하기 위해서는 특히 receiver 설계가 중요한데, 이를 고속 및 저전력으로 설계하는 것은 높은 난이도를 가지고 있다. 본 강의에서는 CDR (clock and data recovery) 회로 등을 포함하여 high-speed receiver를 설계하는데 고려해야 할 사항들에 대해 소개한다.

최재혁 (KAIST)

Ring Oscillator 기반 초저잡음 고주파 신호 생성 회로설계 기법

마이크로프로세서, 유무선통신시스템, 메모리 시스템 등 반도체회로시스템 성능의 고도화에 따라 각 시스템은 다수의 고주파 저잡음 PLL의 집적을 요구한다. 저잡음 성능 목표를 달성하기 위하여 이제까지 고성능 어플리케이션에 사용되는 PLL은 대부분 LC VCO를 기반으로 설계가 이루어져왔으나 CMOS 공정의 미세화에 따라서 SoC 고집적화에 대한 요구는 매년 증가하고 있으며, 이에 부응하여 기존의 LC VCO 기반 PLL 대신 극단적으로 작은 실리콘 면적을 사용하는 Ring VCO 기반 고성능 PLL 설계에 대한 관심이 증가하고 있다. 본 강좌에서는 기존의 물리적 한계를 극복하고, 실리콘 사용 면적을 최소화하면서도 저잡음 성능을 획득할 수 있는 Ring VCO 기반 고주파 PLL 설계 기법에 관한 연구를 소개한다.

한재덕 (한양대학교)

Design techniques for high-speed signaling circuits

데이터 중심 시스템의 발전으로 더 높은 데이터 전송률을 지원하는 초고속 인터페이스의 필요성이 커지고 있으며, 이를 위해 높은 대역폭 특성을 갖는 아날로그/혼성신호 신호처리 회로가 폭넓게 활용되고 있다. 본 강의에서는 초고속 신호처리 회로의 구조와 이를 효율적으로 설계하는 방법을 예제와 함께 소개한다.

김진태 (건국대학교)

Fundamentals of Time-Interleaved ADC Designs for ADC-based Receivers

본 강연에서는 최근 초고속 직렬 통신의 수신기에서 널리 활용되는 시분할 ADC의 설계의 기초와 한계점에 대해 설명한다. 구체적으로는 다중 경로의 이득, 오프셋, 그리고 타이밍의 부정합으로 인한 유효해상도의 열화가 주파수 도메인에서 어떤식으로 나타나는지에 대해 알아보고, 이러한 문제점을 해결하기 위한 오차 추정법과 교정 방법에 대해 알아본다.

김철우 (고려대학교)

Single-Ended Multi-Level Interface

4차 산업혁명 시대에 발 맞추어 메모리 대역폭 증가의 필요성이 더 커지고 있다. 차세대 메모리 인터페이스 후보로 single wire multi level interface 및 multi wire interface에 대한 다양한 연구들이 진행되고 있다. 본 세미나에서는 관련 연구들에 대해 살펴보고 각 기술들을 비교해 볼 예정이다.

김지환 (Intel)

Designing a 224Gb/s SerDes CMOS transmitter: clocking and data-path

A transmitter is one of the key components within SerDes system. Modern SerDes transmitter (and receiver) achieved per-lane data-rate of 100+Gb/s that is driven by rapidly growing demand of global data traffic fueled by 5G and AI. In this presentation, design techniques of the state-of-the-art DAC based quarter-rate transmitter with 8-tap FFE is introduced. Ultra-low-jitter clock distribution, timing-calibrated data-path, high-speed/linearity DAC, and 60GHz-bandwidth output pad network are covered with detailed analysis and implementation examples. Important performance metrics of DAC based transmitter and optimization consideration are discussed as well.

최민수 (삼성전자)

Design and automatic generation of high-speed wireline transmitter

요구되는 데이터 전송속도가 높아지고 공정기술이 발전하면서 고속인터페이스 회로의 설계가 어려워지고 있다. 본 강의에서는 설계를 빠르고 좀 더 용이하게 할 수 있도록 도와주는 제너레이터 기반의 설계 방법론을 200Gb/s TX 측정 결과와 함께 소개한다.

[ON-LINE Workshop 안내]

  • 워크숍 홈페이지에서 로그인 후 등록 완료 시 강연 영상 시청이 가능합니다.
  • 워크숍은 11/24(수) 온라인으로 진행되며, 재시청 가능합니다. (재시청 가능 기간: 2021-11-25~2021-11-30)
  • Q&A는 12/1(수)까지 해당 강연자와 질문을 메일(online@theise.org)로 문의 주시면, 각 강연자가 추후 영상 촬영 또는 서면 답변으로 회신하는 방식으로 진행됩니다.
  • 수료증 및 영수증은 워크숍 종료 후 등록자 E-mail로 개별 송부됩니다.

[ON-LINE 등록 안내]

  • 홈페이지 : https://event.theise.org/workshop
  • 사전 등록 기간 : 2021년 11월 22일(월) 까지
  • 등록비

구분

학생회원 일반회원 비회원
11월 22일(월) 까지

12만원

20만원 22만원
11월 23일(화) 부터 15만원 22만원

25만원

* 학회 회원 등록 시 본 강좌 등록비가 감액되오니 https://www.theise.org/sub-6/에 회원가입 후 등록 신청 가능합니다.

  • 결제 방법 : 신용카드 결제 또는 무통장 입금; 국민은행, 028201-01-094902 (예금주: (사)반도체공학회)

* 전자계산서 발행 : 온라인 등록(무통장 입금 선택) 후 요청사항 및 사업자등록증을 문의처 메일로 송부